Outil de simulation et de synthèse pour l’étude d’architectures software radio

Abstract

Dans le contexte des nouveaux systèmes de communication radio mobiles, les architectures software radio offrent de nouvelles possibilités de conception de systèmes multi modes multistandards reconfigurables, capables de s’adapter en permanence aux besoins de l’usager et à la disponibilité des canaux de communication. L’idée de base est d’utiliser un bloc analogique simple et universel en tête du récepteur et de numériser au plus prés de l’antenne. Le filtrage de canal et la démodulation sont alors réalisés numériquement. Ces architectures posent un certain nombre de verrous technologiques, au niveau de la tête RF analogique, qui doit être très large bande, au niveau des convertisseurs analogique-numérique (fréquence d’échantillonnage élevée et dynamique du signal très importante), et au niveau de la capacité de traitement. Les solutions actuellement envisageables, ne peuvent mettre en œuvre qu’une structure software radio restreinte dans laquelle un traitement en fréquence intermédiaire analogique est maintenu. L’application de ces concepts aux terminaux nécessite la prise en compte des contraintes sur la taille des systèmes, sur la flexibilité vis-à-vis des applications et des traitements à exécuter et enfin sur la consommation électrique. Une phase de simulation/ estimation/ synthèse est nécessaire pour explorer différentes architectures et en dégager une solution optimale. Le travail présenté a consisté à développer un outil de conception pour l’étude d’architectures de systèmes dédiés au software radio. Cet outil génère, à partir d’une spécification en entrée sous forme de schéma blocs, un fichier de simulation en C et un fichier de description VHDL synthétisable. Le modèle en C permet de vérifier les fonctionnalités du système et d’évaluer les performances de niveau traitement du signal ou système tel que le bruit de quantification ou le taux d’erreur binaire. Le modèle VHDL génère peut être utilisé comme entrée d’un outil commercial de synthèse logique dans le but d’une implantation sur EPGA ou sur ASIC. Cette phase de synthèse permet d’évaluer les ressources matérielles exigées par l’application (ressources disponibles dans un EPGA, surface de silicium pour un ASIC), la consommation du système pour une technologie donnée, ainsi que la fréquence maximale de fonctionnement. L’outil dispose d’une bibliothèque de composants numériques (filtres numériques, opérateurs multi cadences,…) et analogiques (amplificateur HF de puissance, antenne). Pour valider l’outil, nous l’avons intégré dans un flot de conception complet utilisant des outils commerciaux de simulation (matlab, SPW, NC-VHDL) et de synthèse (FPGA-Express, Ambit). Puis, à titre d’exemple, nous nous sommes intéressés au filtre CIC (Cascaded Integrator-Comb), très adapté pour le filtrage de canal dans les architectures software radio. Deux CICs pour systèmes GSM et DECT ont été simulés et implantés.