Contributions à la conception optimale de convertisseurs analogique /numérique pour les capteurs monolithiques à pixel actif en technologie CMOS 0.18 µm

Abstract

La conception d’un capteur monolithique à pixel actif MAPS exprime des exigences strictes de performance notamment celles relatives au convertisseur analogique-numérique (CAN) et numérique-analogique (CNA). Ce travail concerne la conception et l’optimisation de deux nouvelles architectures CAN flash 4 bits à colonne parallèle et CNA à sources du courant. La première partie de ce travail traite l’intégration d’un bloc échantillonneur-bloqueur E/ B dans l’architecture du convertisseur afin d’augmenter la sensibilité de ce dernier pour détecter des signaux de faible amplitude et fournir au convertisseur assez de temps pour coder le signal d’entrée. La conception du CAN a été réalisée dans un processus 0,18 μm CMOS avec un pas de pixel de 35 μm. Le MAPS est composé d’une matrice de 64 lignes et de 48 colonnes où chaque colonne CAN couvre une petite surface de 35 × 336.76 μm2. Le CAN ainsi proposé répond aux contraintes de dissipation de puissance, de taille et de vitesse : une faible consommation avec une alimentation de 1,8 V et un taux d'échantillonnage de 100Me/s avec une plage dynamique de 125 mV. Son DNL et INL sont respectivement compris entre 0.0812 / -0.0787 LSB et 0.0811 / -0.0787 LSB. En outre, ce CAN peut fonctionner à des fréquences d'échantillonnage élevées autour de 5 GHz. Les convertisseurs numériques-analogiques (CNAs) forment l’élément de rétroaction dans le convertisseur analogique-numérique à approximation successive (CNA SAR) en mode de courant (MC). La non-linéarité dans le CNA dégrade directement la linéarité du SAR MC à basse et moyenne fréquence. Par conséquent, il est nécessaire de concevoir des CNAs hautement linéaires lorsqu’ils sont utilisés dans le SAR MC en haute performance. La deuxième partie de ce travail s’inscrit dans ce cadre et porte sur la proposition de deux nouvelles architectures d’un Convertisseur Numérique Analogique CNA à source du courant. La première concerne un CNA à 6 bits et la deuxième, plus performante, concerne un CNA à 4 bits optimisée par l’ajout de deux circuits RC à l’entrée de chaque grille des miroirs du courant. Les deux architectures fonctionnant avec une fréquence xviii d’échantillonnage plus de 10 MHz et une tension d’alimentation de 1,8 V, simulée dans la technologie 0,18 μm CMOS. Les simulations réalisées conduisent d’une part à de faibles erreurs de non-linéarité différentielle statique (DNL) et aussi à de faibles erreurs intégrales de non linéarité (INL) d’autre part à une faible dissipation de puissance et une petite surface. Elles témoignent des bonnes performances des architectures proposées.